칩렛(Chiplet) 시대: 무어의 법칙이 끝나도 칩이 빨라지는 법

수십 년간 반도체는 '트랜지스터를 더 작게, 더 많이' 넣어 발전했습니다. 무어의 법칙이죠. 그런데 이제 회로 선폭이 원자 몇 개 수준에 가까워지면서, 더 미세하게 만드는 비용이 폭발하고 있습니다. 업계의 답은 의외로 단순했습니다. '하나의 큰 칩을 고집하지 말고, 작은 칩들을 레고처럼 붙이자.'

모놀리식의 벽: 클수록 망한다

전통적인 칩은 모든 회로를 하나의 실리콘 조각에 새기는 모놀리식(monolithic) 방식입니다. 칩이 커질수록 성능은 좋지만 치명적 문제가 있습니다. 바로 수율입니다.

웨이퍼에는 불가피하게 미세한 결함이 박힙니다. 칩이 크면 그 안에 결함이 들어갈 확률도 높아져, 칩 하나만 불량 나도 거대한 면적을 통째로 버려야 합니다. 면적이 2배가 되면 불량 확률은 그 이상으로 뛰죠. 게다가 노광 장비가 한 번에 찍을 수 있는 최대 면적(레티클 한계, 약 858㎟)도 존재합니다. 칩을 무한정 키울 수 없는 물리적 천장입니다.

칩렛: 큰 칩을 작게 쪼개기

**칩렛(Chiplet)**은 큰 칩을 기능별 작은 조각으로 나눠 따로 만든 뒤, 하나의 패키지 안에서 다시 잇는 방식입니다. 작은 칩은 결함에 걸릴 확률이 낮아 수율이 좋고, 불량이 나도 그 작은 조각만 버리면 됩니다.

구분	모놀리식	칩렛
구조	단일 대형 다이	다수 소형 다이 결합
수율	면적 클수록 급락	조각별 높음
공정	전체 동일 공정	부분별 최적 공정
비용	대형화 시 폭증	상대적 절감
유연성	낮음	조합 자유

AMD가 이 전략의 대표 주자입니다. CPU의 연산 코어는 최신 미세 공정으로, 입출력(I/O) 부분은 굳이 비싼 공정이 필요 없어 저렴한 공정으로 따로 만든 뒤 합칩니다. '비싼 공정은 꼭 필요한 곳에만' 쓰는 영리한 절약이죠.

이종집적: 서로 다른 칩을 한 패키지에

칩렛의 진짜 위력은 **이종집적(heterogeneous integration)**입니다. 성격이 다른 칩들, 예컨대 연산용 로직 칩과 HBM 메모리, 심지어 다른 회사가 다른 공정으로 만든 칩까지 한 패키지에 모읍니다.

각 부품을 '가장 잘 만드는 공정으로' 따로 제작해 조립하니, 단일 공정으로는 불가능한 최적 조합이 나옵니다. AI 가속기가 대표적입니다. 거대한 GPU 다이 옆에 HBM 메모리를 바짝 붙여, 데이터 이동 거리를 줄이고 대역폭을 극대화합니다.

어드밴스드 패키징: 2.5D와 3D

칩렛을 어떻게 잇느냐가 어드밴스드 패키징 기술입니다.

• 2.5D: 여러 칩을 **인터포저(interposer)**라는 미세 배선 받침판 위에 나란히 올려 잇는 방식. TSMC의 CoWoS가 대표적이며, AI GPU+HBM 결합에 쓰입니다.
• 3D: 칩을 수직으로 쌓고 **TSV(실리콘 관통 전극)**로 위아래를 직접 연결. 거리가 가장 짧아 가장 빠르지만, 발열 처리가 까다롭습니다.

[2.5D 구조]
  로직칩   HBM   HBM
   └──────┬──────┘
      인터포저(미세배선)
        패키지 기판

선폭을 줄이는 대신 '칩을 옆으로, 위로 똑똑하게 잇는' 패키징이 새로운 성능 전쟁터가 된 것입니다. AI 칩 공급이 TSMC의 CoWoS 생산능력에 묶이는 것도 이 때문입니다.

왜 지금 칩렛인가

미세 공정 비용이 한계에 부딪힌 지금, 칩렛은 '무어의 법칙 둔화'를 우회하는 현실적 해법입니다. AI 칩처럼 거대하고 메모리를 갈구하는 반도체일수록 칩렛·패키징 없이는 만들 수 없습니다. 트랜지스터를 줄이는 경쟁이 칩을 잇는 경쟁으로 무게중심을 옮긴 셈입니다.

한 줄 정리

칩렛은 큰 칩을 레고처럼 쪼개 수율을 살리고, 이종집적과 2.5D/3D 패키징으로 최적의 조합을 만듭니다. 무어의 법칙이 둔화돼도 칩이 계속 빨라지는 비결이 바로 여기에 있습니다.