3nm·2nm는 거짓말? 공정 노드 이름의 진실

신제품 발표회마다 빠지지 않는 자랑이 있다. "세계 최초 3나노 공정", "2나노 양산 돌입". 듣다 보면 칩 안의 트랜지스터가 3나노미터(nm) 크기일 것 같다. 머리카락 굵기의 약 3만분의 1. 하지만 진실은 다르다. 오늘날 '3nm', '2nm'라는 숫자는 트랜지스터의 어떤 실제 치수도 가리키지 않는다. 그저 세대를 구분하는 마케팅 라벨일 뿐이다.

한때는 진짜 '길이'였다

1970~1990년대까지만 해도 노드 숫자는 의미가 있었다. 당시 'XX μm 공정'은 트랜지스터의 게이트 길이, 즉 전류가 흐르는 통로의 실제 물리적 길이를 뜻했다. 1971년 인텔 4004는 10μm(=10,000nm) 공정이었고, 이 숫자가 줄어드는 것은 곧 트랜지스터가 실제로 작아진다는 의미였다.

무어의 법칙(약 2년마다 트랜지스터 수 2배)에 따라 업계는 0.7배씩 줄어드는 노드 이름을 관습처럼 매겼다. 면적이 절반이 되려면 한 변이 약 0.7배가 되어야 하기 때문이다. 1000 → 700 → 500 → 350 → 250nm… 이 리듬이 'XX나노'라는 작명법을 만들었다.

28nm에서 약속이 깨졌다

문제는 약 2011년 이후 트랜지스터가 평면(planar) 구조에서 입체 구조인 FinFET으로 바뀌면서 시작됐다. 게이트가 더 이상 단순한 평면 길이로 정의되지 않게 됐고, 실제 게이트 길이는 노드 숫자만큼 줄지 않았다. 그럼에도 마케팅상 '0.7배 리듬'은 계속 유지됐다.

결과적으로 오늘날 '5nm' 공정에서 가장 작은 구조물조차 실제로는 수십 nm 단위다. 게이트 길이는 보통 1620nm 안팎, 트랜지스터를 잇는 배선 간격(메탈 피치)도 2030nm대다. 어디에도 '5nm'짜리 치수는 없다.

같은 'nm'도 회사마다 다르다

더 헷갈리는 건, 같은 노드 이름이라도 회사마다 밀도가 다르다는 점이다. 인텔의 10nm는 TSMC의 7nm와 트랜지스터 밀도가 비슷했다. 그래서 인텔은 한동안 "우리가 숫자 경쟁에서 손해 본다"며 명칭 재정비(Intel 10 → Intel 7로 리브랜딩)에 나서기도 했다.

회사	노드 명칭	대략적 트랜지스터 밀도(MTr/mm²)
TSMC	N7 (7nm)	약 90
TSMC	N5 (5nm)	약 130
TSMC	N3 (3nm)	약 200
삼성	3GAE (3nm)	약 150
인텔	Intel 7 (구 10nm)	약 100

MTr/mm² = 1mm²당 백만 개 트랜지스터. 설계·셀 종류에 따라 달라지는 추정치다.

표에서 보듯 '3nm'라는 같은 이름도 회사마다 밀도가 다르다. 숫자만으로 우열을 가릴 수 없다는 뜻이다.

그럼 진짜 지표는 무엇인가

노드 숫자 대신 엔지니어들이 실제로 보는 값은 따로 있다.

• 트랜지스터 밀도(MTr/mm²): 같은 면적에 몇 개를 넣느냐. 비용·성능의 핵심.
• PPA: 성능(Performance)·전력(Power)·면적(Area). 세대 전환의 진짜 성적표.
• 컨택티드 게이트 피치(CPP)·메탈 피치: 실제 미세화 수준을 보여주는 물리 치수.

TSMC가 'N3', 'N3E'처럼 같은 3nm 안에서도 여러 변형을 내놓는 이유도 여기 있다. 숫자는 그대로지만 PPA는 계속 개선된다.

그래도 숫자는 살아남는다

비판이 많아도 'XX나노'는 사라지지 않는다. 소비자에게 단번에 "더 좋아졌다"를 전달하는 데 이만한 단어가 없기 때문이다. 자동차 배기량이나 카메라 화소처럼, 본질을 단순화한 마케팅 숫자로 굳어진 셈이다.

앞으로는 nm를 넘어 옹스트롬(Å, 0.1nm) 시대로 간다. 인텔의 '18A', '14A'의 'A'가 바로 옹스트롬이다. 단위만 바뀔 뿐, '실제 치수가 아닌 세대 라벨'이라는 본질은 똑같다.

한 줄 정리

'3nm·2nm'는 트랜지스터의 실제 크기가 아니라 세대를 구분하는 마케팅 라벨이며, 진짜 비교는 트랜지스터 밀도와 PPA로 해야 한다.