DRAM 기초와 미래: DDR5·LPDDR5, 1a·1b 미세화, CXL 메모리

SSD가 '저장'이라면 DRAM은 '작업대'다. CPU가 지금 당장 다룰 데이터를 잠깐 올려두는 휘발성 메모리로, 전원이 꺼지면 사라진다. 속도가 생명이라 매 세대 더 빠르고 더 촘촘해진다. 그런데 DRAM의 미세화는 낸드처럼 위로 쌓기가 어렵다. 왜 그런지, 그리고 그 한계를 어떻게 돌파하는지 살펴보자.

1. DRAM의 작동 원리

DRAM 셀은 **트랜지스터 1개 + 커패시터 1개(1T1C)**로 이뤄진다. 커패시터에 전하가 있으면 1, 없으면 0이다. 문제는 이 전하가 시간이 지나면 새어나간다는 점. 그래서 주기적으로 다시 채워주는 **리프레시(refresh)**가 필수다. 이 구조 때문에 DRAM은 빠르지만 휘발성이고, 셀을 작게 만들수록 커패시터 용량 확보가 어려워 미세화 난도가 매우 높다.

2. DDR5 vs LPDDR5

같은 DRAM이라도 용도에 따라 규격이 갈린다. DDR5는 데스크톱·서버용, LPDDR5는 노트북·모바일용 저전력 버전이다.

구분	DDR5	LPDDR5 / 5X
주 용도	데스크톱·서버	모바일·노트북
핵심 가치	대역폭·확장성	저전력
모듈 형태	DIMM(탈착 가능)	기판 직접 실장(BGA)
동작 전압	상대적으로 높음	매우 낮음
교체·확장	사용자 교체 쉬움	사실상 불가

DDR5는 모듈 단위로 꽂아 쓰니 용량 확장이 자유롭고, 전원 관리(PMIC)를 모듈에 올려 안정성을 높였다. LPDDR5는 기판에 직접 붙여 두께·전력을 줄이는 대신, 나중에 램 증설이 불가능하다. 노트북·휴대폰 살 때 램 용량을 처음부터 넉넉히 골라야 하는 이유가 여기 있다.

3. 1a·1b·1c, 이 숫자의 정체

낸드가 '단수'로 경쟁한다면 DRAM은 '선폭'으로 경쟁한다. 다만 10나노대에 진입한 뒤로는 정확한 나노 수치 대신 1x → 1y → 1z → 1a → 1b → 1c 같은 알파벳 세대로 표기한다.

10나노급 DRAM 세대(미세할수록 뒤 글자)
1x → 1y → 1z → 1a → 1b → 1c
(대략 1x니m … 1c로 갈수록 선폭 축소)

세대가 진전될수록 같은 웨이퍼에서 더 많은 칩이 나와 비트당 원가가 내려가고, 전력 효율도 좋아진다. 하지만 커패시터를 더 작게 만들면서도 전하를 충분히 담아야 하니, EUV 노광 도입 등으로 공정 난도가 급격히 오른다. 그래서 낸드처럼 무한히 층을 쌓는 식의 손쉬운 확장이 어렵다.

4. 미세화의 벽과 3D DRAM

DRAM도 결국 평면 미세화의 한계에 다가서고 있다. 커패시터를 더 줄이기 어려워지자, 업계는 낸드처럼 셀을 수직으로 세우는 3D DRAM을 장기 과제로 연구 중이다. 다만 커패시터 구조 특성상 낸드만큼 단순하게 쌓기 어려워, 상용화까지는 시간이 더 걸릴 전망이다.

5. 용량의 미래: CXL 메모리

또 다른 돌파구는 **CXL(Compute Express Link)**이다. 지금까지 메모리는 CPU 소켓에 직접 꽂는 DIMM 슬롯 수만큼만 늘릴 수 있었다. CXL은 PCIe 물리 계층 위에서 메모리를 장치처럼 확장하게 해준다.

• 용량 확장: 소켓 슬롯 한계를 넘어 대용량 메모리 풀을 붙인다.
• 메모리 풀링: 여러 서버가 메모리를 공유·재분배해 낭비를 줄인다.
• 계층화: 빠른 로컬 DRAM 아래에 CXL 메모리를 두는 '메모리 티어링'.

다만 CPU 직결 DRAM보다 지연시간이 길어, 모든 데이터를 올리기보다 '용량은 크지만 덜 급한' 영역에 적합하다. AI·인메모리 DB처럼 메모리를 통째로 많이 쓰는 워크로드에서 특히 주목받는다.

한 줄 정리

DRAM은 1T1C 구조라 미세화가 까다로운 휘발성 메모리다. DDR5는 확장성, LPDDR5는 저전력으로 갈리고, 1a·1b·1c로 선폭을 줄이며, 평면 한계는 3D DRAM과 CXL 메모리 확장으로 돌파하려 한다.